화웨이 칩 개발 책임자 허팅보는 IEEE 국제 회로 및 시스템 심포지엄(ISCAS)에서 대만 TSMC 도움 없이 미세 공정 한계를 극복하는 새로운 반도체 설계 기술을 공개했습니다.
‘로직폴딩'(LogicFolding)으로 명명한 이번 독자 아키텍처는 기존의 기하학적 미세화 방식 대신 시간 축을 조절하는 ‘시간 스케일링'(time scaling) 기법을 핵심 기술로 삼았습니다.
타우(τ) 스케일링 법칙이라 부르는 이 개념은 신호 전달 지연 시간을 압축해 트랜지스터 집적도를 꾸준히 높이는 원리로, 지난 6년 동안 381개 이상의 스마트폰과 인공지능 분야의 실험용 칩을 통해 검증을 마쳤습니다.
화웨이는 미국 정부의 강력한 수출 규제로 말미암아 첨단 반도체 공급망이 완전히 차단되자 구형 공정에 머물러 있는 기존 기린(Kirin) 칩의 기술적 한계를 돌파하고자 이 설계 기법을 도입했습니다.
새로운 시간 스케일링 구조를 쓴 첫 번째 로직폴딩 기반 기린 프로세서는 2026년 가을에 선보일 플래그십 신제품에 바로 탑재해 실질적인 성능 향상을 이끌어낼 예정입니다.
다만 화웨이는 로직폴딩 기법을 적용한 기린 프로세서를 1.4nm급으로 양산하는 것은 아니고, 설계를 고도화해 오는 2031년까지 트랜지스터 집적도를 14A, 즉 1.4나노 공정 수준으로 끌어올릴 계획입니다.
글쓴이 | Editor_B
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